JK 플립플롭의 작동 방식과 디지털 회로에서 사용되는 위치에 대해 알아보세요.
2025-10-17 9000

JK 플립플롭은 데이터를 저장하고 제어하는 ​​데 사용되는 디지털 전자 장치의 중요한 회로입니다.기본 래치보다 더 유연하며 일반적으로 카운터, 레지스터 및 타이밍 시스템에서 발견됩니다.이 기사에서는 JK 플립플롭, 다양한 버전(마스터-슬레이브 및 에지 트리거), 이를 사용하는 IC, 장점 및 단점에 대해 설명합니다.

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JK 플립플롭 이해하기

JK 플립플롭은 1비트의 데이터를 저장하는 데 사용되는 디지털 회로입니다.이는 카운터, 메모리 장치 및 제어 시스템의 주요 구성 요소입니다.다른 플립플롭과 마찬가지로 상태에 따라 상태가 변경됩니다. 시계 (CLK) 출력이 업데이트되는 시기를 결정하는 신호입니다.JK 플립플롭은 더욱 단순해졌습니다. SR 래치 유효하지 않은 상태를 제거하여.두 개의 입력을 사용합니다. 제이 그리고 케이, 그리고 클록 입력.J 및 K 신호는 출력 여부를 제어합니다. 큐 설정, 재설정, 유지 또는 전환됩니다.JK라는 이름은 입력이 수행하는 작업을 설명하지 않으며 이 디자인을 이전 디자인과 구별하기 위해 선택되었습니다.대부분의 출처는 이름을 다음과 같습니다. 잭 킬비, 회로 개념을 개발한 사람.

JK 플립플롭은 시계가 작동할 때만 출력을 변경합니다. 활동적인.그 동작은 J 값과 K 값의 조합에 따라 달라집니다.

CLK	제이	케이	다음 큐	작업
0	엑스	엑스	큐	변화 없음
1	0	0	큐	홀드(메모리)
1	1	0	1	세트
1	0	1	0	다시 놓기
1	1	1	큐	비녀장

• 설정: J = 1이고 K = 0일 때 출력은 1이 됩니다.

• 재설정: J = 0이고 K = 1일 때 출력은 0이 됩니다.

• 유지: J = K = 0일 때 출력은 동일하게 유지됩니다.

• 토글: J = K = 1이면 출력이 반대 상태로 반전됩니다.

그림 2. NAND 게이트와 SR(Set-Reset) 래치를 사용하여 제작한 JK 플립플롭

JK 플립플롭의 토글 기능은 이진 계산 및 주파수 분할에 특히 유용합니다.일반적으로 논리 게이트로 구성됩니다. NAND 또는 NOR 게이트, 기본을 중심으로 배열 SR 래치.출력은 입력 게이트로 피드백되어 J와 K가 모두 높을 때 회로가 토글될 수 있도록 하여 JK 플립플롭을 SR 래치보다 더 유연하게 만듭니다.그러나 레벨 트리거 JK 플립플롭에서 J와 K가 모두 1인 동안 클록이 하이로 유지되면 클록이 로우가 되기 전에 출력이 0과 1 사이에서 빠르게 전환될 수 있습니다.이러한 원치 않는 진동을 경합 문제라고 합니다.

JK 플립플롭 기호 이해

그림 3. JK 플립플롭 기호

JK 플립플롭은 2개의 주 입력(J, K)과 2개의 출력(Q,  Q̅)을 갖는다.또한 클록 신호의 상승 또는 하강 에지에 응답하는지 여부를 보여주는 에지 표시기가 있는 클록 입력(CLK)도 포함되어 있습니다.일부 버전에는 선택 사항이 포함됩니다. 프리셋(PRE/SET) 그리고 클리어(CLR/R) 비동기식 제어를 위한 입력을 통해 클럭과 관계없이 출력을 즉시 설정하거나 재설정할 수 있습니다.

클록 입력(CLK)의 삼각형은 다음을 나타냅니다. 포지티브 에지 트리거 플립플롭, 이는 클록 신호가 다음에서 전환될 때 업데이트됨을 의미합니다. 0 대 1.거품이 있는 삼각형은 네거티브 에지 트리거 플립플롭, 클록 신호가 다음에서 나올 때 업데이트됩니다. 1 대 0.사전 설정(PRE) 또는 지우기(CLR) 입력의 거품은 입력이 액티브 로우.기호를 올바르게 해석하려면 먼저 클록 에지 마커를 식별한 다음 PRE 및 CLR 입력을 확인하고 마지막으로 J 및 K 입력을 진리표와 연결하여 올바른 연산을 수행하십시오.

JK 플립플롭의 종류

1. 펄스 트리거(마스터-슬레이브) JK 플립플롭

그림 4. 마스터-슬레이브 JK 플립플롭 회로도

펄스 트리거형 JK 플립플롭은 표준 JK 플립플롭의 ariat 이온으로, 출력이 업데이트된 후에만 출력을 업데이트합니다. 완전한 클록 펄스.마스터-슬레이브 구성을 사용하여 경합 문제를 제거하고 안정적이고 예측 가능한 출력 전환을 보장합니다.

펄스 트리거 JK 플립플롭은 직렬로 연결된 두 개의 래치로 구성됩니다.

• 주인 래치는 다음과 같은 경우 입력 값(J 및 K)을 캡처합니다. 시계 (CLK) 높다.

• 노예 래치는 최종 출력을 업데이트합니다. (큐) 시계가 낮아지면.

이 시퀀스는 전체 클록 펄스당 하나의 출력 변경만 발생하도록 보장하여 회로를 더욱 안정적이고 신뢰할 수 있게 만듭니다.

마스터-슬레이브 설정은 어떻게 작동합니까?

그림 5. 펄스 트리거(마스터-슬레이브)의 타이밍 다이어그램

단계별로 진행되는 작업은 다음과 같습니다.

• 상승 에지(0 → 1): 마스터 래치가 활성화됩니다.J 및 K 입력을 읽고 그에 따라 내부 상태를 업데이트합니다.

• 클록 하이(Clock High): 클록이 하이로 유지되는 동안 슬레이브 래치는 비활성 상태로 유지되어 이전 출력 상태를 유지합니다.

• 하강 에지(1 → 0): 클록 반전은 슬레이브 래치를 활성화하여 마스터의 저장된 상태를 출력 Q로 전송합니다.

출력은 완전한 클록 사이클(0 → 1 → 0) 후에만 변경됩니다.이러한 제어된 동작은 회로에 펄스 트리거 JK 플립플롭이라는 이름을 부여합니다.

펄스 트리거 JK 플립플롭의 진리표

시계 맥박	제이	케이	다음 큐	작업
0 또는 1(전체 펄스 없음)	엑스	엑스	큐	변화 없음
0 → 1 → 0	0	0	큐	메모리(홀드)
0 → 1 → 0	1	0	1	세트
0 → 1 → 0	0	1	0	다시 놓기
0 → 1 → 0	1	1	큐	비녀장

각 동작은 전체 클록 펄스당 한 번만 발생하므로 단일 클록 기간 동안 여러 번 토글되는 것을 방지합니다.

마스터-슬레이브 JK 플립플롭은 두 입력이 모두 높을 때에도 출력이 클록 펄스당 한 번만 변경되는 레이스 어라운드 문제를 방지하여 안정적이고 신뢰할 수 있는 작동을 제공합니다.입력 캡처와 출력 업데이트를 분리함으로써 결함을 방지하고 정확한 타이밍을 보장하므로 카운터 및 제어 회로에 이상적입니다.제대로 작동하려면 입력(J 및 K)이 클록 에지 주변에서 안정적으로 유지되어야 하고, 클록 펄스가 올바른 폭이어야 하며, 두 래치를 통한 전파 지연을 관리하여 속도와 안정성을 유지해야 합니다.

2. 에지 트리거 JK 플립플롭은 어떻게 작동합니까?

그림 6. 에지 트리거 JK 플립플롭

에지 트리거 JK 플립플롭은 특정 클록 전환에서만 출력을 변경하는 디지털 회로 유형입니다. 가장자리.업데이트하는 데 전체 클록 펄스(0→1→0)가 필요한 마스터-슬레이브 JK 플립플롭과 달리 에지 트리거 버전은 상승 에지(↑) 또는 하강 에지(↓) 중 하나의 단일 클록 전환에 즉시 반응합니다.이 설계는 타이밍 정확도를 향상시키고 레벨 트리거 회로에서 발견되는 레이스 어라운드 문제를 제거합니다.

에지 트리거링은 어떻게 작동합니까?

그림 7. 에지 트리거형 JK 플립플롭의 동작

에지 트리거 JK 플립플롭에서 J 및 K 입력은 클록 에지 순간에만 샘플링됩니다.해당 에지가 발생하면 플립플롭은 현재 입력 조합을 기반으로 출력(Q)을 업데이트합니다.에지 사이에서 출력은 안정적으로 유지되며 J 또는 K의 변화에 ​​영향을 받지 않습니다.

상승 에지 트리거 플립플롭은 클록이 낮음에서 높음(0→1)으로 갈 때 응답하고, 하강 에지 트리거 플립플롭은 클록이 높음에서 낮음(1→0)으로 갈 때 응답합니다.

이러한 정확한 타이밍은 카운터, 레지스터 및 주파수 분배기와 같은 동기 회로의 안정적인 성능을 보장합니다.

에지 트리거 JK 플립플롭의 진리표

시계 가장자리	제이	케이	다음 큐	설명
상승 에지 없음	엑스	엑스	큐	변화 없음
↑ (0→1)	0	0	큐	홀드(메모리)
↑ (0→1)	1	0	1	세트
↑ (0→1)	0	1	0	다시 놓기
↑ (0→1)	1	1	큐	비녀장

출력은 클록 에지에서만 변경되므로 Q는 전환당 한 번씩 업데이트됩니다.이러한 동작으로 인해 JK 플립플롭은 타이밍에 민감한 디지털 시스템에 이상적입니다.

에지 트리거 JK 플립플롭은 NAND 및 NOT 게이트와 함께 상승 에지 D 플립플롭을 사용하여 만들 수 있습니다.신호는 D 플립플롭에 적용되어 클록의 상승 에지에서만 업데이트되는 JK 동작을 생성합니다.이 설정은 경합 문제를 방지하고 안정적이고 일관된 출력을 제공하며 타이밍 제어를 단순화하고 신뢰할 수 있는 성능을 위해 집적 회로 및 디지털 시뮬레이션에 널리 사용됩니다.

JK 플립플롭 집적 회로

IC	플립플롭 칩당	방아쇠 유형	특별한 입력	기술	전형적인 공급
CD4027	2	포지티브 에지	설정, 재설정	CMOS	3V~15V
74HC73	2	네거티브 엣지	분명한	CMOS	2V~6V
74LS73	2	네거티브 엣지	분명한	TTL	5V
74HC112	2	네거티브 엣지	프리셋, 클리어	CMOS	2V~6V

호환성과 안정적인 작동을 보장하려면 공급 전압과 논리 제품군을 회로의 나머지 부분과 일치시키세요.클록 신호 설계 방식에 따라 상승 에지 또는 하강 에지 트리거 장치가 필요한지 결정하십시오.적절한 초기화를 위해 애플리케이션에 재설정 입력만 필요한지 아니면 사전 설정 및 지우기 기능이 모두 필요한지 고려하십시오.마지막으로 항상 설정 시간, 유지 시간, 전파 지연 사양을 확인하여 플립플롭이 회로의 의도된 클록 주파수를 처리할 수 있는지 확인하세요.

JK 플립플롭의 사용

• 카운터 및 주파수 분배기: mod-N 카운팅을 위한 토글 및 체인 단계에 대해 J = K = 1로 설정합니다.

• 시프트 레지스터 및 데이터 변환: 직렬에서 병렬로, 병렬에서 직렬로 비트 이동.

• 레지스터 및 소형 메모리: 플래그 및 제어 데이터를 위한 간단한 저장 요소입니다.

• 상태 머신 및 제어 로직: 시퀀서의 예측 가능한 설정, 재설정, 유지 및 토글 동작.

JK 플립플롭의 장점과 단점

장점

하나의 장치에서 다양한 작동 가능: 설정, 재설정, 유지, 전환

2로 나누기 및 계산을 위한 자연스러운 토글 모드

비동기 프리셋 및 클리어로 사용 가능

순차 논리에 대한 명확한 교육 모델

단점

D 플립플롭보다 내부 로직이 많아 면적과 지연이 증가합니다.

레벨 감지 버전은 J = K = 1이고 클럭이 높을 때 경주할 수 있습니다.

설정, 유지 또는 펄스 폭이 위반되는 경우 타이밍에 민감합니다.

결론

JK 플립플롭은 유연하고 안정적이기 때문에 디지털 디자인의 중요한 부분입니다.하나의 회로에서 메모리, 카운터 또는 주파수 분배기로 작동할 수 있습니다.각 유형의 작동 방식을 알고 타이밍을 올바르게 관리하면 안정적이고 효율적인 시스템을 구축하는 데 도움이 됩니다.